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Features:
HIGH-SPEED 3.3V 32K x 36
SYNCHRONOUS PIPELINED
DUAL-PORT STATIC RAM
WITH 3.3V OR 2.5V INTERFACE
IDT70V3579S
◆
True Dual-Port memory cells which allow simultaneous
access of the same memory location
– Data input, address, byte enable and control registers
– Self-timed write allows fast cycle time
◆
◆
◆
◆
◆
High-speed clock to data access
– Commercial: 4.2/5/6ns (max.)
– Industrial: 5ns (max)
Pipelined output mode
Counter enable and reset features
Dual chip enables allow for depth expansion without
additional logic
Full synchronous operation on both ports
– 7.5ns cycle time, 133MHz operation (9.6 Gbps bandwidth)
– Fast 4.2ns clock to data out
– 1.8ns setup to clock and 0.7ns hold on all control, data, and
address inputs @ 133MHz
◆
◆
◆
◆
◆
◆
Separate byte controls for multiplexed bus and bus
matching compatibility
LVTTL- compatible, single 3.3V (±150mV) power supply for
core
LVTTL compatible, selectable 3.3V (±150mV)/2.5V (±125mV)
power supply for I/Os and control signals on each port
Industrial temperature range (-40°C to +85°C) is
available for selected speeds
Available in a 208-pin Plastic Quad Flatpack (PQFP) and
208-pin fine pitch Ball Grid Array, and 256-pin Ball Grid
Array
Green parts available, see ordering information
Functional Block Diagram
R/ W L
BE 3L
BE 2L
BE 1L
BE 0L
BE 3R
BE 2R
BE 1R
BE 0R
R/ W R
B
W
B
W
B B
W W
B
W
B B
W W
B
W
CE 0L
0
L
1
L
2 3
L L
3
R
2 1
R R
0
R
CE 0R
CE 1L
OE L
Dout0-8_L
Dout9-17_L
Dout18-26_L
Dout27-35_L
Dout0-8_R
Dout9-17_R
Dout18-26_R
Dout27-35_R
CE 1R
OE R
32K x 36
MEMORY
ARRAY
I/O 0L - I/O 35L
CLK L
Din_L
Din_R
I/O 0R - I/O 35R
CLK R
,
A 14L
A 0L
CNTRST L
ADS L
Counter/
Address
Reg.
ADDR_L
ADDR_R
Counter/
Address
Reg.
A 14R
A 0R
CNTRST R
ADS R
CNTEN L
?2008 Integrated Device Technology, Inc.
1
CNTEN R
4830 tbl 01
OCTOBER 2008
DSC 4830/16
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